МОДУЛИ ПАМЯТИ ДЛЯ КОНКРЕТНЫХ МИКРОПРОЦЕССОРОВ

В этом параграфе описываются блоки памяти и циклы чтения и записи в микропроцессорах Intel 8080 и Motorola 6800, рассматриваются управляющие сигналы, временные характеристики, адресация и синхронизация этих процессоров.
Структура управления МП Intel 8080

На рис. 7.31 показано расположение выводов микропроцессора Intel 8080. Интерес представляют следующие сигналы;

1) двухфазйого тактового генератора, выполненного по МОП-тех-нологии (входы ф| и ф2);

2) 16-битной адресной' шины с тремя состояниями (Ао—A1S)\

3) 8-битной двусторонней информационной шины с тремя состояниями (Do—D?);

4) сигнал RESET (сброс) (вывод 12). Этот сигнал длительностью три периода обнуляет Счетчик адреса;

5) синхронизирующий сигнал SYNC (вывод 19), идентифицирую

6) сигнал записи WR (вывод 18), действующий (0), когда процессор посылает данные на информационную шину;

7) сигнал DBIN, определяющий направление передачи данных по информационной шине (вывод 17). Это тот сигнал активной фазы, который используется для исключения конкуренции при доступе к шине во время смены адреса;

8) выходной сигнал WAIT (ожидание) (вывод 24) и входной сигнал READY (готов) (вывод 23), использующиеся для того, чтобы добавить к основному машинному циклу дополнительные тактовые периоды при обращении к медленным ЗУ.

В МП Intel 8080 имеются и другие сигналы состояния, которые на рис. 7.31 не показаны, так как для них не зарезервированы специальные выводы. Центральный процессор посылает эти сигналы состояния в начале каждого машинного цикла на информационную шину. Они должны быть зафиксированы внутри, если необходимо, чтобы они были доступны в то время, пока информационная шина используется для передачи данных или команд. Эти сигналы приведены в табл. 7.7, а в табл. 7.8 показана их связь с типом выполняемого машинного цикла. 



Игры и патчи все для css www.css-zona.ru.