Структуры шин

Только незначительное число модулей памяти состоит из одного корпуса памяти или простого набора корпусов памяти, которые имеют одни и те же адресные соединения. Для более сложных модулей памяти требуется структура шин, которая позволяет ЦП пересылать данные в различные части (элементы) памяти или из различных частей. С практической точки зрения нерациональными являются следующие две простые структуры шин:

1) использующая для каждого элемента памяти отдельную шину. Это неэффективно, поскольку в большинстве ЭВМ в каждый момент времени используется одна часть памяти. При раздельных шинах внутри ЦП потребовалось бы определенное их комбинирование, а также огромное число входных и выходных выводов;

2) простое монтажное объединение выходов стандартных схемных элементов. Эта структура нежелательна, так как ее невозможно использовать совместно со стандартными элементами схем. Если с выходов двух элементов на линию подаются противоположные логические уровни (0 и 1), то результат оказывается неопределенным. Если си налы с выходов двух элементов одновременно пытаются возбудить одну линию, то входы адреса могут быть повреждены в результате превышения максимально допустимого тока. Ситуация, при которой сигналы с выходов двух элементов одновременно пытаются занять шину, называется конкуренцией при доступе к шит.

Таким образом, обеспечение интерфейса между ЦП и модулем памяти требует раздельного использования шин. Использование шин может контролироваться с помощью логических схем И и ИЛИ, как это показано на рис. 7.19. Схемы И позволяют с помощью управляющих сигналов заблокировать все входы, кроме того, который нужен. Схемы ИЛИ позволяют управлять шиной любому входу. Данные можно записать в нужный элемент памяти путем подачи на схему совпадения сигнала записи вместе с теми же управляющими сигналами, которые используются в схемах И. Разумеется, циклы вывода данных не могут приводить к конкурентному использованию шин.

Сами управляющие сигналы поступают из последовательно соединенных схем И, как это показано на рис. 7.20. В процессе выполнения цикла действующим может быть только один управляющий сигнал.

В цикле чтения наличие действующих управляющих сигналов приведет к тому, что два различных элемента памяти будут претендовать на шину данных. В цикле записи появление двух действующих управляющих сигналов приведет к тому, что один и тот же элемент данных будет записан в два различных элемента памяти.

Прежде чел рассмотреть методы, позволяющие упростить использование шины, кратко проанализируем критерии оценки качества структур шин.

1. Структура должна обеспечивать обслуживание большого числа (например, от 60 до 200) входов и выходов с использованием небольшого числа буферов и драйверов.

2. Для реализации структуры должно использоваться как можно меньше элементов.

3. Структура Должна быть проста с точки зрения расширения или модификации.

4. Память должна иметь правильныефиксированные адреса. Такие адреса могут включать в себя адрес процедуры СБРОС и адреса процедур обработки прерываний.

5. Структура не должна допускать конкурентного доступа к памяти и обеспечивать корректную синхронизацию памяти.

Для построения структуры шин можно использовать следующее два типа схем средней степени интеграции:

а) дешифраторы, которые активируют необходимые управляющий сигналы в зависимости от входных кодов;

б) селекторы, которые выбирают один из возможных входов для подачи его на выход.

Дешифратор выполняет'те же функции, что и схемы И, показанные на рис. 7.20. В хабл.7.2 приведена таблица истинности для дешифратора типа 2нв-4, .у которого действующим значением сигналов на выходах является 1. Дешифраторы поставляются в стандартном исполнении (серия 7400) в одном корпусе в следующих вариантах: 2-в-4 (74139, 74165 и 74156), З-в-8 (74138), 4-в-Ю (7442) и 4-В-16 (74154 и 74159). В некоторых из этих устройств действующим значением сигналов на выходах является нуль (недействующие значения всех управляющих сигналов — 1) или имеются специальные входы и выходы, которые упрощают расширение системы. Наиболее общим типом входе» являются разрешающие входы. При недействующих значениях сигналов на этих входах значения сигналов на всех выходах также недействующие; при этом дешифраторы могут соединяться последовательно, как это показано на рис. 7.21. Дешифраторы недороги и просты в использовании, имеют различные размеры. Дешифратор вносит дополнительную временную задержку (dec, которая представляет собой максимальную задержку появления выходного управляющего сигнала после подачи входного сигнала. При последовательном соединении дешифраторов увеличивается время задержки. Кроме того, при наличии двух Действующих управляющих сигналов за изменением входов также последует небольшая задержка. Обыно длительность этого промежутка /«вс представляет собой максимальное время восстановления, которое затрачивается на переход сигнала из действующего состояния в недействующее. Для предотвращения конкуренции во время таких периодов используются дополнительные синхронизирующие сигналы.

Если дешифратор имеет также разрешающий вход £, действующим значением сигнала которого является 1, то таблица истинности примет вид, приведенный в табл. 7.2а (здесь X означает, что значение переменной не играет роли и может быть равно О или 1}.

В модулях памяти дешифраторы генерируют управляющие сигналы в зависимости от содержимого старших линий адресной шины, которые непосредственно не подключены к элементам памяти. Если проектировщик желает подключить максимальное число элементов памяти , то следует дешифрировать все адресные линии. Если адресная линия не участвует в дешифрировании, ее значение не будет влиять на процесс выборки элемента памяти. Адреса, которые отличаются только значением сигнала в упомянутой линии, будут порождать одни и те же управляющие сигналы. Чтобы избежать конкуренции при доступе к шине, все такие адреса должны указывать на одну и ту же ячейку памяти. Использование подобного метода затрудняет расширение памяти.

Селектор сочетает в себе свойства дешифратора и устройства подключения к шине. Сигналы, поступающие на входы селекции, осуществляют выбор того информационного сигнала, который должен появиться на выходе, как это показано на рис. 7.4. Входы селекции могут быть подключены непосредственно к адресным линиям. В табл. 7.3 приведена таблица истинности для селектора типа 1-из-4. Селекторы поставляются в стандартном исполнении (серия 7400) в следующих вариантах: 1-из-2 (74157, 74158, 74257 и 74298), 1-из-4 (74153 и 74253), 1-из-8 (74151, 74152 или 74251) и 1-из-16 (74150).

Селекторы могут иметь выходы с действующим значением 0, а также специальные входы или выходы, которые облегчают расширение системы. Наличие единственного разрешающего входа и схемы ИЛИ позволяет объединить селекторы, например так, как это показано на рис. 7.22. В приведенной схеме адресная линия Л2 определяет, какой селектор будет действующим. Если А2 = 0, действует селектор 0, если А 2 = 1, действует селектор /. Значение недействующего выходного сигнала селектора всегда будет равно 0, и он не будет влиять на

выходной сигнал, схемы ИЛИ. Действующим значением разрешающего сигнала считается 1. Более широкая шина требует параллельного соединения селекторов с общими входами селекции и разрешения. Использование селекторов, так же как и дешифраторов, приводит к появлению задержек передачи и времен восстановления, которые влияют на временное характе-Рис. 7.22. Использование селекторов для ристики системы. Однако появ-> образования шины ление дополнительных селекторов не увеличивает задержку передачи, так как данные проходят только через один селектор.

При использовании дешифраторов и селекторов, выполненных по ТТЛ-технологии, требуется решить следующие проблемы.

1. Дополнительные временные задержки могут значительно замедлить работу системы. Времена задержек можно уменьшить, используя схемы Шоттки, выполненные по ТТЛ-технологии. Такие схемы стоят дороже и потребляют больше энергии, но работают быстрее стандартных устройств, выполненных по ТТЛ-технологии.

2. Нецелесообразно одновременно подключать к одной шине устройства, выполненные по МОП- и ТТЛ-технологии. Выходы устройств на МОП-структурах, даже если они имеют такой же уровень напряжения, не в состоянии управлять резистивной нагрузкой ТТЛ-схем. Интерфейс между элементами, выполненными по МОП- и ТТЛ-технологии, может потребовать использования преобразователей уровня, буферов и драйверов. Кроме того, для элементов, выполненных по МОП- и ТТЛ-технологии, потребуются раздельные источники питания и тактовые генераторы. j

3. ТТЛ-схемы рассеивают гор'аздо большую мощность, чем МОП-схемы, а это может привести к необходимости обеспечить средства теплоотвода и более мощные источники питания. Потребление энергии может быть снижено благодаря использованию маломощных приборов Шоттки, выполненных по ТТЛ-технологии. Они дороже стандартных ТТЛ-схем, но имеют такое же быстродействие и потребляют меньшую мощность.

При разрешении первой и третьей проблем перед проектировщиком встают противоречивые задачи. Решением этих проблем является использование буферов и драйверов Шоттки, так как работа системы критична по отношению к их временам задержек, а также маломощных дешифраторов и селекторов Шоттки, поскольку времена их задержек не являются критичными. При необходимости для снижения стоимости устройства можно использовать стандартные ТТЛ-схемы.